POWER2

El MCM de un procesador POWER2

Las mejoras sobre POWER1 incluyeron mejoras en la arquitectura del conjunto de instrucciones POWER (que consta de nuevas instrucciones de usuario y del sistema y otras funciones relacionadas con el sistema), velocidades de reloj más altas (55 a 71,5 MHz), una unidad de coma fija y una unidad coma flotante, una caché de instrucciones más grande de 32 KB y una caché de datos más grande de 128 o 256 KB. El POWER2 era un diseño de varios chips que constaba de seis u ocho circuitos integrados semipersonalizados, según la cantidad de caché de datos (la configuración de 256 KB requería ocho chips). La partición del diseño era idéntica a la del POWER1: un chip de unidad de caché de instrucciones, un chip de unidad de coma fija, un chip de unidad de coma flotante, un chip de unidad de control de almacenamiento y dos o cuatro chips de unidad de caché de datos.

La configuración de ocho chips contiene un total de 23 millones de transistores y un área de silicio total de 1215 mm². Los chips son fabricados por IBM en su proceso CMOS de 0,72 μm,[2], que presenta una longitud de canal efectiva de 0,45 μm; y una capa de polisilicio y cuatro capas de interconexión de metal.[3] Los chips están empaquetados en un módulo multichip cerámico (MCM) que mide 64 mm por 64 mm.

Un MCM Power2+

En mayo de 1994 se introdujo una versión mejorada de POWER2 optimizada para procesamiento de transacciones como POWER2+. Las cargas de trabajo de procesamiento de transacciones se beneficiaron de la adición de una caché L2 con capacidades de 512 KB, 1 MB y 2 MB. Este caché se implementó fuera del paquete con SRAM de ráfaga estándar de la industria. El caché se conectó al POWER2+ a través de un bus de 64 bits (para sistemas de gama baja) o de 128 bits (para sistemas de gama alta). El caché era de mapeo directo, tenía un tamaño de línea de 128 bytes y era write-through. Las etiquetas de caché estaban contenidas en el chip de la unidad de control de almacenamiento. El POWER2+ tiene un bus de memoria más estrecho de 64 o 128 bits y una caché de datos más pequeña de 64 o 128 KB. Como hay menos caché, los chips de la unidad de caché de datos son más pequeños como resultado, y el chip de la unidad de control de almacenamiento revisado también es más pequeño. Un objetivo para la configuración de seis chips era reducir el costo y, por lo tanto, los chips se empaquetan en un paquete de conexión de soldadura de bolas (SBC) en lugar de un MCM.

Un P2SC+

El POWER2 Super Chip (P2SC) se lanzó en octubre de 1996[4] como sucesor del POWER2. Era una implementación de un solo chip del POWER2 de ocho chips, que integraba 15 millones de transistores en un silicio de 335 mm² fabricado en el proceso CMOS-6S de cinco capas de metal de 0,29 μm de IBM. La primera versión funcionaba a 120 o 135 MHz, casi el doble de rápido que el POWER2 a 71,5 MHz, con la memoria y los buses de E/S funcionando a la mitad de la velocidad para admitir la frecuencia de reloj más alta. IBM afirmó que el rendimiento de esta versión era de 5,5 SPECint95_base y 14.5 SPECfp95_base. Una pieza más rápida de 160 MHz fabricada en el proceso CMOS-6S2 de 0,25 μm se anunció en el Microprocessor Forum en octubre de 1997.

El P2SC no era una copia completa del POWER2, ​​las capacidades de la memoria caché de datos L1 y del búfer de búsqueda de traducción (TLB) se redujeron a la mitad, a 128 KB y 256 entradas, respectivamente, y una función poco utilizada que bloqueaba las entradas en el TLB no se implementó para acomodar el diseño original en un solo silicio.

El P2SC fue sucedido por el POWER3 como microprocesador insignia de IBM en la línea RS/6000 en 1998. Un uso notable del P2SC fue la supercomputadora de 30 nodos IBM Deep Blue, que venció al campeón mundial Garry Kasparov en ajedrez en 1997. Sin embargo, las capacidades de juego de ajedrez de la computadora fueron el resultado de su sistema experto ejecutándose con chips VLSI personalizados, en lugar de los P2SC.

• IBM POWER (conjunto de instrucciones)
• POWER (IBM)
• POWER1
• POWER3

• Barreh, J. I.; Golla, R. T.; Arimilli, L. B.; Jordan, P. J. (September 1994). «POWER2 instruction cache unit». IBM Journal of Research and Development 38 (5): 537-544. doi:10.1147/rd.385.0537.
• Ball, Richard (15 October 1997). "Chipville USA". Electronics Weekly.
• DeTar, Jim (22 August 1994). "IBM details Power2+; DEC bares new Alpha AXP". Electronic News.
• Gwennap, Linley (4 October 1993). "IBM Regains Performance Lead with Power2". Microprocessor Report.
• Gwennap, Linley (26 August 1996). "IBM Crams POWER2 onto Single Chip". Microprocessor Report.
• Hicks, T. N.; Fry, R. E.; Harvey, P. E. (September 1994). «POWER2 floating-point unit: Architecture and implementation». IBM Journal of Research and Development 38 (5): 525-536. doi:10.1147/rd.385.0525.
• Lineback, J. Robert (28 June 1993). "IBM readies RISC Progeny in Unix". Electronic News.
• Shippy, David (9 August 1994). "The Power2+ Processor". Hot Chips 6.
• Shippy, D. J.; Griffith, T. W. (September 1994). «POWER2 fixed-point, data cache, and storage control units». IBM Journal of Research and Development 38 (5): 503-524. doi:10.1147/rd.385.0503.
• Statt, Paul (January 1994). "Power2 Takes the Lead--For Now". Byte.
• White, S. W.; Dhawan, S. (September 1994). «POWER2: Next generation of the RISC System/6000 family». IBM Journal of Research and Development 38 (5): 493-502. doi:10.1147/rd.385.0493.

• Esta obra contiene una traducción derivada de «POWER2» de Wikipedia en inglés, publicada por sus editores bajo la Licencia de documentación libre de GNU y la Licencia Creative Commons Atribución-CompartirIgual 3.0 Unported.